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Crédito: CC0 Dominio público

El equipo de investigación dirigido por el prof. Hu Yizhe y el Prof. Lin Fujiang de la Universidad de Ciencia y Tecnología de China (USTC) de la Academia de Ciencias de China (CAS) diseñó un bucle de bloqueo de fase totalmente digital de onda milimétrica de onda milimétrica de baja fluctuación (CSS-ADPLL) basado en un innovador muestreo controlado por carga técnica (CSS), que fue seleccionada para participar en el simposio sobre tecnologías y circuitos VLSI 2023 (Simposio VLSI).

Como conferencia internacional en el campo del diseño de circuitos integrados a gran escala y tecnología de procesos, el simposio VLSI proporciona una plataforma influyente para presentar los últimos avances en tecnología de circuitos integrados. Este año, el evento se llevó a cabo en Kioto, Japón, del 11 al 16 de junio. La elección del CSS-ADPLL subraya su superioridad tecnológica resultante de la técnica de muestreo controlado por carga (CSS) de última generación, en particular para lograr fluctuaciones ultrabajas en aplicaciones de ondas milimétricas.

El chip sintetizador de frecuencia de ondas milimétricas de baja fluctuación, que es un componente clave para habilitar las comunicaciones de ondas milimétricas 5G/6G, proporciona señales portadoras precisas para los sistemas de comunicación de ondas milimétricas. En este estudio, el equipo de investigación combinó el muestreo de control de carga con un convertidor de analógico a digital de registro de aproximación sucesiva (SAR-ADC) utilizando la técnica de muestreo del timón de carga.

Este enfoque permitió la construcción de un discriminador de fase digital con una ganancia de identificación de fase excepcional, alta linealidad y salidas digitales de múltiples bits.

El CSS-ADPLL tiene una estructura compacta que consta de un discriminador de timón de carga (CSS-PD), SAR-ADC, un filtro digital y un filtro digital. Además, incorpora un ADC, filtro digital y oscilador controlado numéricamente, lo que contribuye a unas excelentes características de ruido de fase, alta velocidad de bloqueo y mínimo consumo de energía.

Los resultados de la prueba muestran que el chip logró un jitter de reloj de 75,9 fs, un nivel falso de referencia de -50,13 dBc y un valor excepcional del índice de mérito (FoM) de -252,4 dB. Estos resultados lo convierten en un actor líder entre los bucles de enganche de fase digital que operan por encima de 20 GHz. El núcleo del chip es de solo 0,044 mm.2.

Los resultados de la investigación se presentaron en la conferencia “Un ADPLL de 18,8 a 23,3 GHz basado en la técnica de muestreo de dirección de carga que logra una fluctuación RMS de 75,9 fs y una FoM de -252 dB”.

Proporcionado por la Universidad de Ciencia y Tecnología de China

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